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大不況を勝ち残る為に!!(その13)

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□■□   ★☆"設計開発何でも.COM”メールニュース ☆★
■□■                    http://sosei-tech.com/
□■□ 【大不況を勝ち残る為に!! -その13- 】 
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□■□・LSI設計開発のコスト削減の救世主”MaEPL(メイプル)”のご案内
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□■□  ---”EDAツールの周りの無駄、無理、ムラを削減します!---
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”100年に1度!”と言われるこの大不況真っ直中、"設計開発何でも.COM”
ではこれを”大チャンス!”と捉え、皆様方へ先ずは生き残り、そして大復活
を果たす為のネタ(情報)を毎週 or 隔週で提供して参ります。
【大不況を勝ち残る為に!! その1~12】
バックナンバーはこちら!!⇒⇒⇒ http://sosei-tech.com/2009-03.html
勝ち残る為に!! ”その13”として以下をご案内します。
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◆ ☆☆LSI設計開発のコスト削減の救世主”MaEPL(メイプル)”のご案内
◆ -----”EDAツールの周りの無駄、無理、ムラを削減します!-------
◆ http://www.microark.jp/maepl_web/features.html
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■□■----------- ■□MaEPL(メイプル)開発背景□■----------■□■
●1980年代後半から開発・設計の対象となるLSIの素性は大きく変化しています。 
搭載される論理規模は~1,000倍、使用されるメモリなどハードマクロ数は~
100倍,使用に躊躇していた設計済みIPは当然の様に使用する。
変化した内容を数え上げればキリがありません。
●設計技術も変化しました。 
1.動的タイミング解析・検証は静的タイミング解析・検証へ。
2.LSIテストは論理シミュレーション・パターン+フォルトシミュレーション
からSCANパステスト法へ。EDAツールはこれらの変化に処理能力としては対応
して来たでしょう。しかし、真の意味で「設計者の設計手法」はそれに追従し
変化(改善)したでしょうか?明らかに取り残されたのは
「設計エンジニアリング」と「工程間コミュニケーション」です。
●マイクロアーク(株)では「LSI設計開発の見える化」の実現を目指し,
LSI設計でお悩み相談”を受け続けて5年、設計技術の仕組み化をMaEPL
(メイプル)として実現しました。
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◆ ★--LSI設計開発のコスト削減の救世主”MaEPL(メイプル)”-- ★◆
◇ http://www.microark.jp/maepl_web/features.html  ◇ 
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■□■----------- ■□MaEPL(メイプル)概要□■----------■□■
●これ以上の設計効率化は望めない! 今まで目いっぱい実施してきた! 
EDAツールの能力を更に向上させる!と言っても、そろそろ限界。
ちょっと待ってください。 視点を変えると「設計効率化」の種はマダマダ存在
します。
●MaEPLはEDAツールの周りの無駄、無理、ムラを削減します。
- EDAツールの無駄な起動を抑制する。 
- デザイン(設計データ)の次工程処理リスクを診断する。
- 上記2つの間を行ったり来たり ムラ の発生を抑制する。 
~10回にも及ぶサインオフの実態はEDAツール周りの問題が顕在化しているのです。
これらの撲滅の実績としてネットリスト・サインオフスタイルで配置配線工程に
掛かる期間を~35%削減、採用したチップの50%でチップサイズを~10%縮小し
ました。
■□■----------- ■□MaEPL(メイプル)特長□■----------■□■
●匠の設計技術を仕組み化することで高いエンジニアリング・スキルを誰でも
利用可能になります。
●EDAツールの起動回数を大幅に削減します。
- 明らかに無駄な起動と処理を最高70%削減
- レビュー会議中に出た問題は現場(EDAツール処理)で無く会議室で解決
●デザイン(設計データ)の次工程処理リスクを診断します。
- 設計工程間の意思疎通を向上させ、だろう、はずだ を撲滅
- ブロック図レベルでチップになった場合のインパクトを診断
- RTLによるフィジカル・インプリメンテーションリスクを診断
- デザインのクロック網を抽出し見える化
- 静的タイミングに沿った回路構造の診断
- SCANパステスト法に沿った回路構造の診断
●EDAツール(配置配線)処理での手作業を極力回避します。
- ハードマクロ配置は事前に決定
- 詳細配線の破綻リスクを診断
- タイミングクローズに掛かるリスクをクロック構造から診断
■□★☆★ ライセンスフリーお試し版をダウンロード★☆★■□
●HDL記述を開始する前に「お絵かきソフト」で機能ブロック図を描いているなら
、是非お試し下さい。
●機能ブロック図でフィジカル・インプリメントのインパクトを観察できます。
●インパクトの観察をすることでハードウェア構造、そしてHDL記述の品質向上
に直結します。
■ダウンロードはこちら⇒
http://www.microark.jp/maepl_web/maepl_download.htm
■□★☆★ ChipNavi 試験運用中★☆★■□
●ChipNavi(チップナビ)はユニークなテクノロジでお手元にあるネットリスト
のフィジカル・インプリメントリスクを診断します。
●高価な配置配線ツールを使用できる状況にない上流設計工程に新感覚な診断
スタイルを提供します。
●論理合成と静的タイミング解析の結果だけに頼るとフィジカル・インプリメント
で思い違いが発生し易いものです。また、配置配線イメージを取得するには
サインオフした後工程からのフィードバックを待たなければなりません。 
●ChipNaviはそんなイライラを解消します。使用にはネットリスト、LEF *1、
Liberty *2だけです。
Googleアカウントを利用(新規作成)することで使用できます。
*1) LEF: Library Exchange Format 配置配線に使用する物理ライブラリ
*2) Liberty: 論理合成に使用するライブラリ(通称 .lib)
■アクセスはこちら⇒http://chipnavi.com/
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<お問合わせ>
内容・記事に対するお問い合わせは下記までご連絡下さい。
マイクロアーク株式会社 URL:http://www.microark.jp 
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