| 製品概要 |
概要
論理検証はハードウェアの設計と同等、もしくはそれ以上に複雑になっており、 RTLサインオフまでの設計工程の７０％以上を占めていると言われています。 論理検証をいかに効率化しそしてその品質を上げるか、それはプロジェクトの成功の鍵になっています。
このような状況の中、ランダムをベースにした検証手法が検証の品質と効率の向上に効果を あげています。またIEEEがSystemVerilog言語を標準化し(IEEE Std. 1800-2005)、この手法を 実現するための環境は整ってきました。しかしSystemVerilogの検証部分は従来のVerilog-HDLと は異なる概念です。SystemVerilogで検証環境を構築することは、最初は必ずしも容易ではありません。
アクティブテクノロジー社の検証IP APB@VIPは、SOCで広く使われているAPB(TM)プロトコルのバスマスター とスレーブ機能を実装した検証IPです。APBプロトコルを使用するシステムの検証環境を新たに効率的に短期間に 作成できるだけでなく、既存の検証環境に組み込み、プロトコルチェックや機能カバレッジ取得に用いることも 可能です。弊社のAHB@VIP, AXI@VIPと組み合わせれば、 APBのバスブリッジの検証環境も容易に実現することが できます。検証の品質と効率の向上に是非ご活用ください。
(提供検証モデル)
マスターモデル:APBバスのバスマスタの機能を実装しその動作を実現します。
スレーブモデル:APBバスのスレーブの機能をを実装しその動作を実現します。
サポートプロトコル:AMBA 3.0 APB プロトコル
ドキュメント ARM IHI0024B:
AMBA, AHB, AXI, APBはARM Limitedのトレードマークです。
(主な特徴)
ランダム検証、ディレクティッド検証:
制約の与え方により、ランダムにスティムラスを発生させランダムテストを実行することも、 固定スティミュラスを発生させディレクティッドテストを実行することもどちらも可能です。
ブロック検証／チップ検証:
検証モデルは、ACTIVE/PASSIVEという２つのモードで動作します。検証環境から信号駆動が必要な ブロック検証ではACTIVEモードで、チップ検証でのプロトコルチェック、カバレッジの取得には PASSIVEモードで使用できます。
プロトコルモニタ:
プロトコルモニタ機能を内蔵しており、シミュレーション実行中にプロトコル違反のチェックを行います。
機能カバレッジの取得:
モニタ機能はプロトコルチェックだけでなく、実際にバスに発生したトランザクションを OVMのポートを通じでユーザの検証環境に提供します。主要な機能カバレッジは数十行の 記述（SystemVerilogの記述）で取得できます。
アサーションカバレッジの取得:
シミュレーション終了時にアサーション（プロトコルチェック）カバレッジをレポートします,
性能評価
プロトコルモニタが配送するトランザクションには、マスターがリクエスト発行してから スレーブが応答するまでのレイテンシーを記録しています。性能評価にご使用できます。
業界標準準拠
本検証IPは、SystemVerilog言語のみで開発し、構築手法はOVM2.0のガイドラインに 準拠しています。従ってSystemVerilogをサポートしているシミュレータのみで動作し、 OVMのガイドラインに沿った他の検証IPなどともシームレスに動作致します。別のツールや 言語を使用する必要はありません。
(主な機能)
バスリクエスト/バス応答の発生:
マスターモデルは書き込み／読み出しのリクエストをユーザのテストシナリオに従い発行します。 SytemVerilogで記述する制約が緩ければよりランダムに、強ければよりディレクティッドに リクエストを発生します。スレーブモデルはマスターからのリクエストに応じ応答を返します。 どのように応答を返すかユーザのテストシナリオで制御できます。スレーブモデルはovm_sequenceでも、 クラス継承でvirtual functionを置き換える方法のいずれでもテストシナリオを記述できます。
プロトコルチェック:
プロトコルルールチェックを行います。個々のルールについて違反時に シミュレーションを停止したり／継続したりユーザの設定で行えます。
ユーザ検証環境へのインターフェース:
モニター機能はバスに発生したトランザクションをOVMのアナリシスポートから配信します。 ユーザ検証環境をこのポートに「コネクト」することで、スコアボード（期待値チェック）や 機能カバレッジコレクターを容易に実現できます。 |
