アナログ、レイアウト可能なASICエンジニア 39歳 即～ 横浜
| NO. | J20090507-1 |
|---|---|
| 人材種別 | 人材 |
| 契約形態 | 派遣 |
| 得意分野 | 回路設計/論理設計／シミュレーショ/レイアウト作業/検証サポート/試作機の評価 |
| スキル/実績 | verilog /VHDL :ModelSim/ALTERA Quartus Ⅱ/DesignCompilier/Doracula |
| 期間 | 即～ |
| 年齢 | 39歳 |
| 居住地 | 横浜市神奈川区 京急線 神奈川新町駅 |
| 国籍 | 日本 |
| 備考 |
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