バイリニアアルゴリズムIP
| 製品カテゴリ | 設計IP |
|---|---|
| 製品種別 | Audio/Video：その他 |
| 製品・サービス名 | バイリニアアルゴリズムIP |
| 販売元会社名 | マクニカ |
| 国名 | 日本 |
| 開発元url | http://mssp.macnica.co.jp/ip/aes.html |
| 製品概要 | 本画像スケーリングIPは、高速演算回路を用いたパイプライン処理によるピクセル補間の高速化で、Full High-Definition（D5規格）クラスのピクセルレートの画像スケーリング処理が可能です。 ピクセル補間に双線形アルゴリズムを適用しているため、最近傍法アルゴリズムと比較して、より滑らかで自然な拡大・縮小処理が可能です。 ・入出力は単純なFIFO I/Fとなっているため、周辺I/Fの設計が容易 ・回路の動作周波数とほぼ同等のピクセルレートにてスケーリング処理が可能 ・乗算器を内部に持っているため、適用デバイス毎にマクロの用意は不要 ・カラービット幅、カラー数及び演算精度をインスタンス毎にカスタマイズが可能 ・処理画像のサイズ及びスケーリングレートをダイナミックに変更が可能 ・外部に4ライン分のラインバッファ（SRAMブロック）が必要 ・双線形補間アルゴリズムを使用した画像の拡大・縮小処理 ・出力映像用の同期信号（Hsync/Vsync）を生成 ・拡大・縮小処理に伴うラインバッファ制御 摘要アプリケーション： Digital TV、LCD、映像通信端末、STB、産業用教示端末、MFP等 |
| 製品詳細情報 | 製品実績あり/供給可 提供物： RTLソースコードまたはネットリスト（Verilog-HDL） 検証環境一式 ドキュメント |
| その他製品関連情報 | |
| 問合せ先会社名 | マクニカ |
| 問合せ先電話番号 | 045-470-9838 |
| 問合せURL | http://mssp.macnica.co.jp/ip/aes.html |
