ASIC/FPGA設計・検証中堅エンジニア（演算・画像処理系経験豊富）　経験11年　30代　1月～

NO.	J20081202-2
人材種別	人材
契約形態	派遣
得意分野	仕様作成、回路設計　RTLコーディングおよびデバッグ
スキル/実績	UNIX：7.0年　Solaris：7.0年　VHDL：3.0年　NC-VHDL：3.0年　Verilog-HDL：4.0年 model-sim：4.0年
期間	2009年1月～
年齢	36歳
居住地	東武東上線：朝霞駅
国籍	日本
備考