| 製品概要 |
弊社Z-core Gigabit Ethernet MACは、数少ない国産IPとなり、
豊富な実績と的確且つ迅速な技術サポートにより安心して
ご使用いただけます。
◆特長
■ IEEE802.3-2002準拠
－ 10/100/1000Mbps、Half/Full Duplex全てに対応
－ MII Management I/F機能標準装備
－ 1000BASE-T PHYと接続可能（GMII)
－ 10BASE-T/100BASE-TX PHYと接続可能(MII)
■ IFG Adjustment機能
－ 標準IFG（12byte)の±3byteで送信可能
■ 送受信FIFOによるフレーム管理機能
－ 衝突検出後のフレーム再送機能(Half Duplex)
－ Store & ForwardまたはCut Throughでのフレーム送信機能
－ Full時の受信フレーム廃棄機能、パケット管理機能
－ FIFOの容量は2k,4k,8k,16k,32k,64kbyteのいづれかを選択可能
－ FIFOの幅は32bit、64bitのどちらかを選択可能
－ Big Endian、Little Endianのどちらかを選択可能
－ FIFO内最大パケット数は15（カスタマイズ可能です）
■ Short Frame/Jumbo Frameのサポート
－ 9byte以上9216byte以下のフレーム送受信が可能
■ フロー制御機能
－ 自動/手動Pauseフレーム送信、Pauseフレーム受信機能（Full Duplex)
－ バックプレッシャ送信機能（Half Duplex)
■ 受信フレームデコード機能
－ VLAN,Slow Protocol,vMAN,PPPoEフレーム受信表示
－ 指定した9つの宛先MACアドレスを持つフレーム（回路規模削減
するために1つにすることも可能です）、ブロードキャストフレームのみを受信
－ マルチキャストフレームは全て、またはハッシュフィルタによる選択受信可能
－ プロミスカスモード設定可能
－ Magic Packet検出機能
－ 自送信フレームの受信ディセーブル機能(10BASE-T Half Duplex)
■ Statistics Counters
－ 統計情報カウンタ標準装備
■ 納品物
- 論理合成可能なVerilog-RTL
- シミュレーションテストベンチおよびテストシナリオ（サンプル）
- Design Compiler合成スクリプト（サンプル）
- コア・マニュアル（日本語）
- シミュレーション・マニュアル（日本語） |
