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LSI中流設計エンジニア PrimeTime(Synopsys社製)使用可能 経験4年 29歳 6月~

NO. J20090427-1
人材種別 人材
契約形態 派遣
得意分野 LSI中流設計全般(・論理合成/論理等価検証 ・デバイステスト回路設計  回路挿入、機能検証(テストパタン作成、Sim実行)・タイミング検証  外部AC・実機評価データ作成)
スキル/実績 ツール:LSI論理設計ツール:・論理合成ツール Design Compiler (Synopsys社製)、PowerCompiler(Synopsys社製)・等価ツール Conformal-LEC(Cadence社製)、Formality(Synopsys社製)・論理検証ツール NC-Verilog(Cadence社製)、Verilog-XL(Cadence社製)、VCS(Synopsys社製)、ModelSim(Mentor社製)、SimVision(Cadence社製)、Debussy(Novas社製)、・テスト回路設計ツール、DFTAdvisor(Mentor社製)、FastScan(Mentor社製)、 TestKompress(Mentor社製)・タイミング検証ツール PrimeTime(Synopsys社製)・その他 各種内製チェッカーツール
期間 6月~
年齢 29歳
居住地
国籍 日本
備考
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